Índice:
- Etapa 1: Adicionar fontes e escolher “Adicionar ou criar fontes de simulação
- Etapa 2: Criar arquivo chamado Enable_sr_tb
- Etapa 3: Criar Arquivo Testbench
- Etapa 4: definir o Enable_sr_tb como o nível superior na simulação
- Etapa 5: Executar Síntese e Simulação Comportamental
- Etapa 6: Avalie o Resultado da Simulação
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Vídeo: Como usar o Vivado Simluation: 6 etapas
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2024 Autor: John Day | [email protected]. Última modificação: 2024-01-30 11:38
![Como usar o Vivado Simluation Como usar o Vivado Simluation](https://i.howwhatproduce.com/images/001/image-71-61-j.webp)
Eu fiz este projeto de simulação para uma aula online. O projeto é escrito por Verilog. Usaremos simulação no Vivado para visualizar a forma de onda em enable_sr (habilitar dígito) do projeto de cronômetro criado anteriormente. Além disso, usaremos a tarefa do sistema para exibir o erro cometido por nós no design.
Etapa 1: Adicionar fontes e escolher “Adicionar ou criar fontes de simulação
![Adicione fontes e escolha “Adicionar ou criar fontes de simulação Adicione fontes e escolha “Adicionar ou criar fontes de simulação](https://i.howwhatproduce.com/images/001/image-71-62-j.webp)
Etapa 2: Criar arquivo chamado Enable_sr_tb
![Criar arquivo chamado Enable_sr_tb Criar arquivo chamado Enable_sr_tb](https://i.howwhatproduce.com/images/001/image-71-63-j.webp)
Etapa 3: Criar Arquivo Testbench
1. Importe o módulo enable_sr do projeto do stop watch. Esse é o arquivo que queremos simular
2. Crie o módulo testbench enable_sr_tb ();
3. Digite as entradas e saídas do módulo enable_sr (). Lembre-se de que as entradas para enable_sr agora estão no tipo de registro, enquanto as saídas se tornam o tipo de rede.
4. Instancie a unidade em teste (uut) que é o enable_sr
5. Gere um relógio cujo período (T) é de 20 ns
6. Use a instrução condicional para criar um sistema de verificação de erros. Neste exemplo, queremos verificar se há mais de um dígito ativo.
Nota: No arquivo enable_sr () original, devemos inicializar o padrão como 4’b0011 para que haja dois dígitos ativos para criar o erro
7. Use a tarefa do sistema $ display para mostrar o erro
8. Use a tarefa do sistema $ terminar para completar a simulação no tempo 400ns
Etapa 4: definir o Enable_sr_tb como o nível superior na simulação
![Defina o Enable_sr_tb como o nível superior na simulação Defina o Enable_sr_tb como o nível superior na simulação](https://i.howwhatproduce.com/images/001/image-71-64-j.webp)
Etapa 5: Executar Síntese e Simulação Comportamental
![Executar Síntese e Simulação Comportamental Executar Síntese e Simulação Comportamental](https://i.howwhatproduce.com/images/001/image-71-65-j.webp)
- Antes de executar a simulação comportamental, execute a síntese para se certificar de que não haja erros de sintaxe no arquivo testbench e no arquivo de unidade em teste
- Execute a simulação comportamental
Etapa 6: Avalie o Resultado da Simulação
![Avalie o resultado da simulação Avalie o resultado da simulação](https://i.howwhatproduce.com/images/001/image-71-66-j.webp)
![Avalie o resultado da simulação Avalie o resultado da simulação](https://i.howwhatproduce.com/images/001/image-71-67-j.webp)
![Avalie o resultado da simulação Avalie o resultado da simulação](https://i.howwhatproduce.com/images/001/image-71-68-j.webp)
Você verá as janelas de simulação. Ele contém diferentes painéis.
Você verá a mensagem de erro no painel do console. Isso mostra que mais de um dígito estão ativos durante o período de simulação.
Você também pode ver a forma de onda no escopo
Em anexo está o arquivo do projeto.
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